设计难点：

1、单板空间较小，4片DDR颗粒所占空间较大

2、BGA端DDR信号层面规划

3、三阶盲埋DDR地址控制信号需要做T

我司对策：

1、DDR表底贴，三阶盲埋处理

2、BGA器件分三圈出线，外围一圈用与器件第一相近层出线，中间一圈用与器件第二相近层出线，内圈用与器件第三相近层出线

3、DDR信号在PIN上Fanout，地址控制信号三层走线交替使用

最终结果：

DDR布局所占用空间较小，所有信号都有地参考，DDR信号仿真质量好