40G PCB设计及布线说明

一、一般说明
1．特征阻抗
印制微带线(表层)，Z=65Ω±10%；
印制带状线（内层），Z=50Ω±10%；差分时钟单端对地阻抗50Ω，差分阻抗100
欧姆。
2. 线宽建议：信号线宽=6mil，对部分走线困难的线宽4.5mil，电源/地线宽视
情况采用15mil或30mil。
3．叠层建议：可参照CS1999参考设计的叠层，板厚2.4＋/-0.2mm，建议层数不
超过16～18层。
4. BGA芯片pin的过孔：对于不使用的pin除影响走线的外尽量保留其引出过孔。
二、电源和地
1、电源种类主要有如下几种：
  P48V/N48V、5V（40A）、2V5（22A）、1V2（60A）、1V8（10A）、3V3
（10A）和5V2N（3A）、VDDQ、VTT和VREF；这些是数字电源
  3V3A、VCCTX_1/2、1V2A_1/2：这些是线性电源模块输出的模拟电源
2、对于5V（40A）、2V5（22A）、1V2（60A）、1V8（10A）、3V3（10A）要根
据电流大小在电源模块输出PIN与电源分割层连接时要考虑过孔电流能力，
建议对相应PIN周围在多个信号层增加相应的填充平面，然后用多个过孔将
各层连接起来将电流引到相应电源层。
3、CS1999、FPGA及光模块有多种模拟电源，这些电源一般采用线性电源或通过
LC滤波后提供，所有模拟电源要求进行电源分割，模拟电源分割建议：在
信号层进行分割，要求上下相邻层必须为信号地。
下面是需要分割的电源名称：
1）CS1999模拟电源：
STX0_VDD，STX1_VDD,SRX0_VDD，SRX1_VDD，HTX0_VDD，HTX1_VDD,HRX0_VDD，
HRX1_VDD,SFI5_VDD_DVR, HTX_VDD_DVR.
2）FPGA
VCC_PLL_OUT1/2/3，VCCA_3V3_1、2, VCCTX_1/2, 1V2A_1/2，VCCP_1/2
3）光模块：5V、3V3、1V8、5V2N等模拟电源经过LC滤波后提供。
4）其它：所有经过电感L后的电源
4、所有电感1008PS的电流过孔请按3A要求，其余按1A。
5、地平面
包括信号地和机壳地。
每层信号层外围布一圈机壳地连接到相应插座上。
6、所有LDO电源转换芯片（LT1963AEQ,LT1764EQ,LP3883ES）的TAB 平面在布线
时要进行定义并连接到相应平面，散热覆铜面积要适当增加，且背面也要对
称增加覆铜平面（在布局许可情况下面积可尽量更大），并通过多个过孔将
其与相应电源层或地层连接，便于散热。各芯片TAB平面定义如下：
LT1963A/LT1764/LP3883：TAB＝GND（地） 
7、CS1999电源和地分割请参见其评估板实际布线文件。
三、去耦要求
1．按照逻辑图中设计实现。
每个器件的去偶电容均匀放置，小数值电容尽量靠近电源pin放置，大的极性电
容放置在芯片周围。
2．2个FPGA各有5个pin_K7/T7/Y4/AD7/AK7外接2.00k电阻接到地，走线要远离
其它干扰源，可用地环把此走线与其它线隔离。
3．去偶电容一般连接要求：电容pad走线如下图： 在靠近终端），走线长度匹配。PECL时钟采用交流耦合时，源端外部电阻连接如下
图所示。

2．时钟信号
  差分时钟
包括如下信号：
622M时钟有三对：MSA_RXREFCLK_P/N，MSA_TXREFCLK_P/N，CS1999_REFCLK_P/N。
156M时钟有8对：IF_REFCLK1/2_P/N，XAUI_REFCLK1/2_P/N，
FPGA1/2_CORECLK_P/N，CS1999_IL_REFCLK1/2_P/N。
对这些信号走线和匹配要求见前。差分时钟走线尽量远离其它信号线特别是平
行走线，每对差分线不要求与其它差分对等长,但最大长度不超过15cm。
  单端LVTTL时钟
包括如下信号：SRAM_CLK,TCAM_CLK
对这些信号要求走线尽量短，原则要求<3cm，最长不超过5cm。对于串联的25
欧电阻要求尽量靠近源端芯片（FPGA）pin。

3．SFI5接口信号
此信号用于光模块与CS1999间高速数据（3.125G）传输，包括接收和发送两组，
信号如下表。
1）尽量使用合适的最底层信号层以缩短Stub线长度；走线需要拐弯时使用圆弧
或45°弯； 
2）过孔规则
所有过孔去掉内部层上所有的pads（只保留连线层的pad）
3）详细走线及过孔参数建议参照CS1999参考设计布线文件。
4）接收和发送差分对不要走同一层

4．Interlaken接口信号
此信号用于CS1999与FPGA间高速数据（3.125G）传输，同SFI5一样包括接收和
发送两组，信号如下表。 
走线参见SFI5信号走线要求。

5．XAUI信号
用于FPGA与背板ZD插座间高速信号传输。
1）连到ZD插座的线长度<5”（包括串联的电容两端走线之和，实际走线时尽量
短，以便于降低背板走线长度控制。共包括如下8组。
LINE0_XAUI_RXDAT_P/N_<3..0>是4对一组3.125G差分信号；       
LINE1_XAUI_RXDAT_P/N_<3..0>是4对一组3.125G差分信号；
LINE0_XAUI_TXDAT_P/N_<3..0>是4对一组3.125G差分信号;
LINE1_XAUI_TXDAT_P/N_<3..0>是4对一组3.125G差分信号；
LINE2_XAUI_RXDAT_P/N_<3..0>是4对一组3.125G差分信号
LINE3_XAUI_RXDAT_P/N_<3..0>是4对一组3.125G差分信号； 
LINE2_XAUI_TXDAT_P/N_<3..0>是4对一组3.125G差分信号;
LINE3_XAUI_TXDAT_P/N_<3..0>是4对一组3.125G差分信号；
2）每一对差分线等长误差小于10mil，每4对一组不要求严格等长，但尽量减少
偏差，长度尽可能短。
3）走线参见SFI5信号走线要求。

6．700M LVDS信号
用于两片FPGA间高速信号传输。包括如下四组：
接收和发送差分对不要走同一层，其它同差分线一般要求。

7．HSTL信号
U1（NL3300）与IC2连接的信号为200MHz左右HSTL-1信号，请按照HSTL一般走线
要求布线。
1）双向信号TCAM_DBUS[0:71]以及单向信号CAM_CLK、TCAM_IBUS其50欧
终端匹配电阻要求尽量靠近U1放置，其STUB线长度尽量短,如下图建
议按照a走线，如果走线困难，按照b走线，匹配电阻分枝长度以及
复制点与U1 Pin距离尽量短。 

2）以下信号组要求等长，误差<100mil：
TCAM_CLK，TCAM_CLKO，TCAM_IBUS[7:0], TCAM_DBUS[71:0], TCAM_HITACK,
TCAM_VALID, TCAM_RDACK
3）VTT滤波电容CP1~CP10均匀分布在终端匹配电阻周围。

8．百兆以太网信号
1）以下为差分信号对，同一般差分信号走线要求。
100M_RD+/-，100M_TD+/-，BACK_100M_TD+/-，BACK_100M_RD+/-，100M_TX+/-，
100M_RX+/-，RJ_100M_TD+/-，RJ_100M_RD+/-。
2）以下信号不是差分信号，但要求每组等长：
MII_TX_CLK, MII_TXD<3..0>, MII_TXEN是一组，误差<1cm
MII_RX_CLK, MII_RXD<3..0>, MII_RXEN, MII_RXER, MII_RX_CRS, MII_RX_COL,
是一组，误差<1cm

9．边扫信号走线
a)  TMS信号走线方向：边扫2X5插座 FPGA1(IC3)  FPGA2(IC4) 
b)  TCK信号走线方向与TMS相同方向。

10．  控制总线信号：
包括LOCAL_AD[31:0]、LOCAL_ACK、LOCAL_RW、LOCAL_RDY、LOCAL_STB,LOCAL_ALE
按一组总线走菊花链连接。

11．  其它数据总线信号：
所有其它没有提及的成组总线信号要求每一组总线相差不要超过太多（保
持在同一数量级），长度尽量短。

五、指示灯说明
需要出面板的指示灯包括3个电源和系统状态指示灯、3个40G接口状态指示灯， 
面板上指示灯相对位置如下图。
面板指示灯与逻辑图上LED对应关系如下：
请根据上述相对位置和对应关系放置指示灯。